Percobaan kali ini praktikan lebih banyak bermain dengan rangkaian logika kombinasional, bagaimana membuat desainnya kemudian mengimplementasikannya pada FPGA untuk dapat mengamati waktu tunda. Desain rangkian ini dapat menggunakan cara skematik maupun VDHL. Secara spesifik pada percobaan ini menggunakan BCD-7segment.

Setelah membuat desain dari BCD-7segment, akan dilakukan simulasi secara fungsional dan timing. Simulasi secara timing akan menghasilkan hasil yang lebih akurat, karena simulasi ini berdasarkan kondisi nyata. Selain itu kita juga akan mendapatkan nilai dari worst case delay.

Kata kunci: Kombinasional, FPGA, 7segment, fungsional, timing, worst case delay